Oprogramowanie


Aldec Active-HDL

Active-HDL (Full Edi­tion; 21-days trial)
Active-HDL SE (Stu­dent Edi­tion; reg­is­ter and down­load from Aldec)
Active-HDL 7.2 SE  (21-days trial / 1 year Stu­dent Edition)

Active-HDL FAQ

1.Q: Jak spowodować, żeby zmi­any ustaw­ień w środowisku AHDL w lab­o­ra­to­rium 309A odniosły skutek?
1.A: Należy zal­o­gować się do Win­dows jako user: student2 / passwd: studentdwa

2.Q: Dlaczego wygląd okna ‘Wave­form Viewer’ jest inny doty­chczas (inny niż w tuto­ri­alu)?
2.A: Należy sprawdzić czy w menu Tools | Pref­er­ences… w kat­e­gorii Edi­tors | Wave­form Viewer/Editor wybrany jest Stan­dard wave­form vewer/editor. Aby móc dokonać ew. zmi­any trzeba jed­nak być właś­ci­wie zal­o­gowanym (patrz pkt. 1), a symu­lacja musi być zakońc­zona (menu Sim­u­la­tion | End simulation)

3.Q: Dlaczego kod wygen­erowany z opisu FSM zaw­iera dwa pro­cesy?
3.A: W menu Tools|Preferences|Category:Editors|State Dia­gram Editor|Code Gen­er­a­tion Set­tings, w polu HDL Style należy ustawić One Process. To samo należy ustawić w menu FSM|Code Gen­er­a­tion Settings.

4.Q: Dlaczego nie mogę otworzyć zakładki 'Design Flow Man­ager'?
4.A: Należy sprawdzić czy w menu Tools | Pref­er­ences… w kat­e­gorii Flows zaz­nac­zony jest 'Enable Design Flow Manager'.

5.Q: Mój pro­jekt z zeszłego tygod­nia zniknął z pul­pitu kom­put­era! Dlaczego?
5.A: Pul­pit został wyczyszc­zony w ramach okre­sowego ser­wisu lab­o­ra­to­rium. Jedynym doz­wolonym miejscem na zakładanie i przenosze­nie pro­jek­tów jest folder My_Designs.

6.Q: Mój pro­jekt z zeszłego tygod­nia zniknął z folderu My_Designs! Dlaczego?
6.A: Kom­puter został wyczyszc­zony w ramach ser­wisu lab­o­ra­to­rium. Każ­do­ra­zowo pod koniec zajęć swoją pracę należy archi­wiz­ować i kopi­ować w bez­pieczne (własne) miejsce (patrz pkt. 7).

7.Q: Jak prze­nieść pro­jekty między kom­put­erami (nawet z różnymi wer­s­jami AHDL)?
7.A: Należy wyko­rzys­tać z menu opcje Design | Archive Design… / Restore Design…
Aby otworzyć pro­jekt po jego odt­worze­niu przez Restore Design… należy:

  • wybrać z menu opcję File | Open Workspace/Design Explorer
  • wybrać z menu lub z tool­bara 'Workspace/Design Explorer' opcję 'Attach And Open'
  • w oknie otwiera­nia, przy nazwie pliku (u dołu) wybrać jego typ jako 'Design Descrip­tion File (*.adf)'
  • wskazać taki plik dla otwier­anego pro­jektu w fold­erze My_Designs/nazwa_odtworzonego_projektu
  • otworzyć plik

W razie prob­lemów z niekom­paty­bil­noś­cią bib­lioteki roboczej, należy ją wyczyś­cić i skom­pi­lować pro­jekt ponownie. Czyszcze­nie zawartości bib­lioteki dokonuje się przez Design Browser, karta Files, menu kon­tek­stowe dla bib­lioteki (prawy przy­cisk myszy), opcja Delete sim­u­la­tion data.

8.Q: Pod­czas automaty­cznej gen­er­acji test­ben­cha, po wskaza­niu pliku z wek­torami testowymi nie są zna­jdy­wane wszys­tkie albo żadne z syg­nałów (komu­nikat ‘No ports have been found in Test Vec­tor file’). Dlaczego?
8.A: Praw­dopodobną przy­czyną jest zły kon­tekst syg­nałów wybranych do symu­lacji ad hoc, przed zapisem pliku z wek­torami testowymi. Do symu­lacji ad hoc, na pod­stawie której mamy zamiar wygen­erować automaty­cznie test­bench, zawsze należy wybierać tylko syg­nały z poziomu nadrzęd­nego (top-level) projektu.

9.Q: Dlaczego uru­chomiona symu­lacja ad hoc nie chce się zakończyć?
9.A: Praw­dopodobną przy­czyną jest uru­chomie­nie symu­lacji ciągłej przy­ciskiem Run (Alt+F5), zami­ast uru­chomienia symu­lacji przez zadany okres czasu Run For (F5). W takim przy­padku symu­lację należy prz­er­wać i zrestartować.

10.Q: Dlaczego nie mogę uru­chomić trybu śledzenia kodu pod­czas symu­lacji?
10.A: Praw­dopodobną przy­czyną jest brak uak­ty­wnienia opcji 'Enable debug' w menu Design | Set­tings… w kat­e­gorii Com­pi­la­tion | VHDL.

11.Q: Jak poprawnie zain­stalować AHDL?
11.A: Należy ściągnąć i uru­chomić kole­jno cztery pliki insta­la­cyjne odpowied­niej wer­sji AHDL (tu 9.2): insta­lację główną oraz 3 bib­lioteki dla odpowied­niej wer­sji opro­gramowa­nia Xil­inx ISE (tu 14.2):

  • Active-HDL_9.2_main_setup.exe
  • Active-HDL_9.2_for_Xilinx_ISE_14.2_Schematic_Libraries.exe
  • Active-HDL_9.2_for_Xilinx_ISE_14.2_Verilog_Libraries.exe
  • Active-HDL_9.2_for_Xilinx_ISE_14.2_VHDL_Libraries.exe