Zasadniczo w opisie pracy dyplomowej powinny się znaleźć 3 główne części:

1. Co było do zrobienia? – wstęp, osadzenie w realiach, wprowadzenie informacji, z których korzystano itp. Np. w pracy pt. „Sterownik VGA z interfejsem magistrali AMBA” powinny się w tym miejscu znaleźć m.in. rozdziały: „Opis interfejsu VGA” oraz „Opis magistrali AMBA”.
2. Jak to zrobiono?
   a). dokumentacja konstrukcyjna, uwzględniająca architekturę, przyjęte rozwiązania sprzętowe i programowe, opis funkcji poszczególnych modułów itp.
   b). dokumentacja użytkowa, zawierająca informacje o sposobie korzystania z efektów pracy (np.: mapy pamięci, nazwy i funkcje rejestrów sterujących, znaczenie poszczególnych bitów w rejestrach itp.)
   c). z jakich narzędzi i w jaki sposób korzystano? (oprogramowanie CAD/CAE, przyrządy itp.)
3. Co z tego wynika? (szczególne „odkrycia” i ew. ciekawostki z toku realizacji pracy; wnioski; zakończenie).

Zalecenia edytorskie:

1. Praca powinna zostać dostarczona w edytorze MS Word, aby możliwe było jej efektywne poprawianie (nanoszenie uwag i ich akceptacja). W przeciwnym przypadku praca zostanie jedynie oceniona, bez możliwości jej poprawienia.
   
2. Nie należy stawiać kropek po tytułach rozdziałów, rysunków czy tabel.
3. Nowy rozdział należy zaczynać od nowej strony.
4. Każda zamieszczona grafika powinna mieć wskazane pochodzenie, w formie komentarza (preferowane: "Opracowanie własne.") albo z odnośnikiem do źródła w bibliografii.
5. Każda pozycja wymieniona w bibliografii musi być jawnie (przez wstawienie odnośnika) użyta w tekście pracy.
6. W bibliografii nie umieszcza się pozycji dotyczących informacji oczywistych, niespecyficznych dla pracy (np. twierdzenie Shannona, prawo Ohma itp.)
7. Każdy odnośnik do informacji pobranej z internetu powinien, poza adresem URL, mieć datę pozyskania tej informacji.
8. Użycie punktorów (bullet) lub numerowania przy wymienianiu dłuższej listy nie powoduje, że każdy z elementów staje się oddzielnym zdaniem. Każdy element po punktorze / numerze powinien więc z reguły zaczynać się małą literą, a kończyć przecinkiem, ostatni zaś — kończyć się kropką, tak jak ma to miejsce poniżej (pkt. 9 zaleceń językowo-stylistycznych).
9. Słowa z języków obcych należy pisać kursywą (ang. italic).
10. W Polsce znakiem dziesiętnym jest przecinek.
11. Dla rysunków i tabel należy używać odsyłaczy sróconych: "Rys." lub "Tab." Wówczas nie będzie problemów z ich deklinacją w tekście. Jeśli takich typów nie ma w edytowanym dokumencie, to należy je utworzyć.
12. Określanie wielkości obiektów (np. wektorów) składających się z pojedynczych elementów (np. skalarów) odbywa się przez zastosowanie myślnika "-" w pisowni łącznej, np. "magistrala 16-bitowa".

Zalecenia językowo-stylistyczne:

1. Pod żadnym pozorem nie pisać w pierwszej osobie (pojedynczej ani mnogiej). Najlepiej pisać bezosobowo: wykonano, zaprojektowano, przesymulowano itp.
2. Powstrzymywać się od stylu “felietonowego”. Unikać wszelkich słów-wytrychów (np.: oczywiście, niegdyś, jakkolwiek, po prostu, właśnie, w miarę, zapewne itp.)
3. Uważać na tautologie (np. analogowy poziom napięcia — wystarczy: napięcie)
4. Nie pisać “w tym projekcie…” — wystarczy: “w projekcie…” (wiadomo o czym się czyta).
5. Nie pisać “na powyższym / poniższym rysunku…”, bo w trakcie edycji może on zmienić miejsce. Pisać: “na Rys. 17…” (oczywiście używając automatycznej numeracji oraz odsyłaczy).
6. Nie budować zbyt długich ani zbyt złożonych zdań (jeśli chce się napisać wyraz “który” drugi raz w tym samym zdaniu, to znaczy, że chwilę temu trzeba było dać kropkę).
7. Słowa “ilość” używa się przy określaniu rzeczowników niepoliczalnych (np. duża ilość danych), zaś dla policzalnych używa się słowa “liczba” (np. duża liczba bajtów).
8. Budowa urządzenia opiera się na zasadach, a nie o zasady.
9. W porównaniu z czymś, a nie do czegoś.
10. Nie używać żargonu (np: podpiąć, wypuścić, …) — jego miejsce jest w języku mówionym, a nie pisanym.
11. W miarę możliwości używać polskich odpowiedników słów angielskich, np.:

• hardware = sprzęt,
• software = oprogramowanie,
• hardware-software = sprzętowo-programowy,
• pin = wyprowadzenie, końcówka, sygnał,
• core = moduł,
• driver = sterownik,
• native = standardowy, rodzimy, naturalny,
• generic = ogólny, rdzenny, rodzajowy,
• master / slave = nadrzędny / podrzędny.

Fatalnie wyglądają "przeszczepy żywcem" (tzw. kalki językowe):

• zaembedowany (= wbudowany),
• inkrementacja (= zwiększanie),
• resetowanie (= kasowanie),
• kontroler (=sterownik),
• klikać (= przyciskać),
• maszyna stanów (=automat).

Jeśli już na prawdę nie można znaleźć zgrabnego polskiego odpowiednika (np.: chipset, front-end, framework), to słowo obce pisze się zawsze kursywą, pamiętając o zasadach pisowni odmiany (jeśli kończy się samogłoską, to przed końcówką dodajemy apostrof, jeśli spółgłoską — to nie).

 

Dla każdej pracy dyplomowej wyszczególniono: temat, opiekuna oraz zamawiającego (firma, projekt badawczy itp.)
Kolory oznaczają:

• zielony — temat wolny
• czerwony — temat zajęty (realizacja w toku)
• czarny — temat już zrealizowany

---

2023

98. [FPGA/HDL] Główny sterownik testera modułów fotopowielaczy.
Zaprojektowanie architektury sprzętowej systemu wbudowanego na platformie FPGA oraz jego oprogramowanie. System będzie obsługiwał: generator sygnałowy DDS, szybki przetwornik ADC flash, dystrybutory sygnałów zegarowych, autonomiczny moduł sterownika zasilacza itp. moduły, komunikujące się przez standardowe interfejsy (UART, SPI, I2C…). W drodze badań wyłonione zostaną właściwe metody i procedura testowania modułów fotopowielaczy. Praca w kooperacji w projekcie Hyper‑K.

2022

97. [FPGA/HDL] Tor szybkiej transmisji danych pomiędzy układami FPGA.
Opracowanie i uruchomienie konfiguracji do szybkiej transmisji danych pomiędzy układami Xilinx FPGA, opartej na transceiverach MGT (Multi Gigabit Transceiver). Zbadanie wpływu parametrów układu SerDes (Serializer/Deserializer) MGT oraz architektury lokalnej magistrali danych na szybkość oraz latencję. Wybór konfiguracji o największej przepustowości i najmniejszej latencji. Platforma sprzętowa: płyta HES-XCVU9P-QDR (Xilinx Virtex UltraScale+). Wymagana dobra znajomość HDL. Praca w kooperacji z firmą Aldec.

96. [C/C++ & FPGA/HDL]: Link PCIe do karty Aldec HES.
Skonfigurowanie i uruchomienie endpointa PCIe z trybem DMA w FPGA oraz napisane sterownika na Linux (wymagana znajomość C/C++). Platforma: HES-XCVU9P-ZU7EV (Xilinx Zynq UltraScale+). Praca w kooperacji z firmą Aldec.

95. [SoC FPGA]: Aplikacja AI do wykrywania zmian na obrazie z wykorzystaniem modelu akceleratora NN lub DNN.
Celem pracy jest opracowanie i uruchomienie akceleratora do wykrywania prostych zmian w obrazie z kamery. Aplikacja z procesorem RISC‑V na układzie Microchip Polarfire. Platforma TySOM-M-MPFS250 (Microchip PolarFire SoC MPFS250T-FCG1152). Praca w kooperacji z firmą Aldec.

94. [FPGA/HDL]: Transaktory interfejsów MIPI-CSI oraz MIPI-DSI.
Opracowanie i uruchomienie transaktorów według standardu Accellera SCEMI do weryfikacji protokołu MIPI-CSI (kamera) oraz MIPI-DSI (monitor). Oba transaktory powinny posługiwać się plikami video w celu zapisu / odczytu danych. Praca w kooperacji z firmą Aldec.

2019

93. Podsystem akwizycji, przetwarzania i transmisji sygnałów dla eksperymentu Hyper-Kamiokande, PJR, konsorcjum HK

2018

92. Zdalnie dostępna platforma dydaktyczna z układem FPGA, PJR, projekt własny

2017

91. Oprogramowanie systemu wbudowanego dla fotometru laboratoryjnego, PJR, współpraca z UJ
90. System do obrazowania danych dla tomografu PET, PJR, współpraca z UJ

2016

89. Projekt i wykonanie sprzętowej implementacji modułu AES na platformie NetFPGA10G, JK, projekt własny
88. Cyfrowy transceiver dla impulsowego spektrometru EPR, PJR, współpraca z UJ
87. Sprzętowa implementacja algorytmu Crest Factor Reduction dla standardu LTE, PJR, współpraca z Nokia
86. Analiza kanału wywoławczego w standardzie LTE — Uplink, JK, współpraca z Nokia
85. Analiza sygnału radiowego w standardzie WCDMA Downlink, JK, współpraca z Nokia

2015

84. System sterowania manipulatora kartezjańskiego, JK, projekt własny
83. System sterowania i akwizycji dla eksperymentu fotolizy laserowej, PJR, współpraca z UJ
82. Podsystem transmisji sygnałów triggera dla kamery DigiCam, PJR,  konsorcjum CTA
81. Podsystem rekonfiguracji układów FPGA dla kamery DigiCam, PJR,  konsorcjum CTA
80. Szybkie interfejsy szeregowe w aparaturze elektronicznej, PJR,  konsorcjum CTA

2014

79. Projekt i wykonanie generatora pakietów Ethernet z wykorzystaniem karty NetFPGA 10G, JK, projekt własny
78. Projekt i wykonanie sprzętowej implementacji modułu HMAC na platformie NetFPGA10G, JK, projekt własny
77. Projekt i wykonanie sprzętowej implementacji modułu GCM-AES na platformie NetFPGA10G, JK, projekt własny

2013

76. Zintegrowana platforma wizyjna do badań aerobiologicznych, JK,  współpraca z CM UJ
75. Rozbudowa oprogramowania zarządzającego systemem automatycznego testowania radiotelefonu pociągowego, JK, współpraca z Radionika
74. Cyfrowa kamera dla teleskopu Czerenkowa. Podsystem rekonfiguracji układów programowalnych, PJR, konsorcjum CTA
73. Cyfrowa kamera dla teleskopu Czerenkowa. Podsystem synchronizacji sygnałów triggera, PJR, konsorcjum CTA

2012

72. Projekt i wykonanie transaktora magistrali SPI w standardzie SCEMI, JK, współpraca z Aldec
71. Projekt i wykonanie transaktora magistrali I2C w standardzie SCEMI, JK, współpraca z Aldec
70. Projekt i wykonanie transaktora magistrali I2S w standardzie SCEMI, JK, współpraca z Aldec
69. Projekt i wykonanie transaktora interfejsu JTAG  w standardzie SCEMI, JK, współpraca z Aldec
68. Projekt i wykonanie transaktora magistrali CAN w standardzie SCEMI, JK, współpraca z Aldec
67. Projekt i wykonanie transaktora magistrali WISHBONE w standardzie SCEMI, JK, współpraca z Aldec
66. Diagnostyczny bezprzewodowy moduł transmisji i rejestracji danych, JK, współpraca z Radionika

2011

65. Syntezowalny model sterownika graficznego wyświetlacza LCD, PJR, współpraca z Aldec
64. Sprzętowa implementacja metody usuwania nieciągłości wyznaczania rozkładu fazy w analizie obrazów, JK, współpraca z Evatronix
63. Sprzętowa implementacja wybranej metody wyznaczania rozkładu fazy w analizie obrazów prążkowych, JK,współpraca z Evatronix
62. Przenośny odtwarzacz audio wysokiej jakości, JK, projekt własny
61. Zabezpieczenie danych konfiguracyjnych układu FPGA, JK, projekt własny
60. Projekt i wykonanie części sterującej radiotelefonu DMR tier II pracującego w standardzie ETSI TS 102 361, JK, współpraca z Radionika
59. Bezprzewodowa sieć sensorowa do sterowania funkcjami budynku, PJR, projekt własny
58. Interfejs do testowania modułu manipulatora radiotelefonu pociągowego, JK, współpraca z Radionika
57. Rozbudowa interfejsu do testowania modułu radiowego VHF radiotelefonu pociągowego, JK, współpraca z Radionika
56. Rozbudowa interfejsu do testowania modułu radiowego GSM‑R radiotelefonu pociągowego, JK, współpraca z Radionika
55. Oprogramowanie zarządzające systemem automatycznego testowania radiotelefonu pociągowego, JK, współpraca z Radionika

 2010

54. Sprzętowa implementacja wybranej metody wyznaczania rozkładu fazy w analizie obrazów prążkowych, JK,  współpraca z Evatronix
53. Sprzętowa implementacja metody usuwania nieciągłości wyznaczania rozkładu fazy w analizie obrazów, JK,  współpraca z Evatronix
52. System telemetryczny do monitorowania pracy węzłów cieplnych, JK, projekt własny
51. Digital image stabilization system, PJR, projekt własny
50. System inteligentnego budynku, PJR, projekt własny
49. Interfejs do testowania modułu radiowego GSM radiotelefonu pociągowego, JK, współpraca z Radionika
48. Interfejs do testowania modułu radiowego VHF radiotelefonu pociągowego, PJR, współpraca z Radionika

2009

47. System wspomagania turystycznej eksploracji miasta, JK, projekt własny
46. Moduł wzorca czasu oparty na inteligentnym odbiorniku sygnału RDS, PJR, współpraca z Radionika
45. Projekt układu kontrolera interfejsu szeregowego SATA , PJR, współpraca z Evatronix

2008

44. Sterownik manipulatora frezarki, JK, współpraca z KRiM AGH
43. Syntezowalny model interfejsu I2C, PJR, współpraca z Aldec
42. Interfejs PS/2 dla procesora ARM na magistrali AHB, JK, współpraca z Aldec
41. Radiotelefoniczna bramka internetowa VoIP, JK, współpraca z Radionika

2007

40. Syntezowalny model szyfratora i deszyfratora KASUMI, PJR, współpraca z Aldec
39. Syntezowalny model szyfratora i deszyfratora AES, JK, współpraca z Aldec
38. Syn tezowalny model koprocesora DSP dla procesora Leon2, JK, współpraca z Evatronix
37. Syntezowalny model koprocesora numerycznego dla procesora SPARC, JK 2007, współpraca z Evatronix
36. Syntezowalny model sterownika pamięci wirtualnej procesora SPARC, JK, współpraca z Evatronix
35. Sprzętowa implementacja algorytmu wyznaczania markerów dla segnmentacji metodą działów wodnych, JK, projekt własny
34. Sprzętowa implementacja wybranych algorytmów transmultipleksacji, PJR, projekt własny

2006

33. Sprzętowe wspomaganie analizy wybranych funkcji protokołu SS7, JK, współpraca z NetResearch
32. Sprzętowa implementacja algorytmu szkieletyzacji, JK, projekt własny
31. System akwizycji i wstępnego przetwarzania danych pomiarowych, PJR, projekt własny

2005

30. Wielofunkcyjny terminal abonencki dla systemu GSM‑R, JK, współpraca z Radionika
29. Interfejs styku Uk0 dla systemu zdalnego sterowania radiołącznością, PJR, współpraca z Radionika
28. Repeater styku Uk0 dla systemu zdalnego sterowania radiołącznością, PJR, współpraca z Radionika
27. Model syntezowalny kontrolera interfejsu USB w języku VHDL, PJR, współpraca z Aldec
26. Kamera internetowa, PJR, projekt własny
25.Sprzętowa implementacja algorytmu gradientu promieniowego, PJR, projekt własny
24. Sprzętowa implementacja algorytmu segmentacji metodą detekcji działów wodnych, JK, projekt własny

2004

23. Syntezowalny model sterownika VGA z interfejsem magistrali AMBA, PJR, współpraca z Aldec
22. Przenośny analizator protokołów ISDN BRI, PJR, projekt własny
21. Uniwersalny wielokanałowy interfejs audio dla dyspozytora Centrum Powiadamiania Ratunkowego, JK, projekt własny

2003

20. Interfejs portu szeregowego RS232 realizujący pakietową transmisję danych w standardzie GPRS w sieci GSM, JK, współpraca z Aster
19. Moduł kontrolera MAC 10/100 Ethernet w języku VHDL, JK, współpraca z Aldec

2002

18. Model syntezowalny kodera HDLC w języku VHDL, JK, współpraca z Aldec
17. Model behawioralny kontrolera USB Host w języku VHDL, PJR, współpraca z Aldec
16. Model syntezowalny kontrolera portów PS/2, RS 232, Centronics w języku VHDL, JK, współpraca z Aldec
15. Model syntezowalny kontrolera UART z interfejsem IRDA w języku VHDL, JK, współpraca z Aldec
14. Model syntezowalny interfejsu magistrali CAN w języku VHDL, PJR, współpraca z Aldec
13. Model syntezowalny kodera/dekodera ADPCM w języku VHDL, PJR, współpraca z Aldec

2001

12. Model syntezowalny kodera/dekodera DTMF w języku VHDL, JK, współpraca z Aldec

2000

11. Opracowanie i weryfikacja modelu układu 8257 w języku VHDL, PJR, współpraca z Aldec
10. Opracowanie i weryfikacja modelu układu 8255 w języku VHDL, JK, współpraca z Aldec
9. Opracowanie i weryfikacja modelu układu 8251 w języku VHDL, JK, współpraca z Aldec
8. Opracowanie i weryfikacja modelu układu 8259 w języku VHDL, PJR, współpraca z Aldec

1999

7. Opracowanie i weryfikacja modelu interfejsu Utopia w języku VHDL, PJR, współpraca z Aldec
6. Opracowanie i weryfikacja modelu dekodera Viterbi w języku VHDL, JK, współpraca z Aldec
5. Opracowanie i weryfikacja modelu kodera/dekodera Reed-Solomon w języku VHDL, JK, współpraca z Aldec
4. Model radiomodemu Packet-Radio, PJR, projekt własny
3. Zintegrowany system do testowania układów cyfrowych w oparciu o standard JTAG, PJR, projekt własny
2. Model mikrokontrolera PIC16C5x w języku VHDL, PJR, współpraca z Aldec
1. Model mikrokontrolera PIC17C4x w języku VHDL, PJR, współpraca z Aldec

Dla każdej pracy dyplomowej wyszczególniono: temat, [opiekuna] , szczegóły pracy oraz zamawiającego (firma, projekt badawczy itp.)
Kolory oznaczają:

• zielony — temat wolny
• czerwony — temat zajęty (realizacja w toku)
• czarny — temat już zrealizowany

---

2022

52. Akcelerator AI w układzie FPGA.
Opracowanie i uruchomienie w układzie FPGA akceleratora AI do detekcji na obrazie z wykorzystaniem frameworku Gstreamer. Akcelerator ma bazować na sieci przygotowanej w dowolnym środowisku. Przygotowane wagi sieci mają pozwolić na detekcję z użyciem funkcji aktywacji. Platforma sprzętowa: płyta TySOM-3-ZU7EV (Xilinx Zynq UltraScale+). Wymagana dobra znajomość HDL. Praca w kooperacji z firmą Aldec.

51. Transaktor interfejsu Open NAND Flash.
Opracowanie i uruchomienie transaktora do weryfikacji protokołu Open NAND Flash Interface według standardu Accellera SCEMI. Wymagana dobra znajomość HDL. Praca w kooperacji z firmą Aldec.

50. Transaktor protokołu sFPDP.
Opracowanie i uruchomienie transaktora do weryfikacji protokołu sFPDP (VITA 17.1–2015 sFPDP) według standardu Accellera SCEMI. Wymagana dobra znajomość HDL. Praca w kooperacji z firmą Aldec.

49. Transaktor magistrali EP100 PowerPC Bus.
Opracowanie i uruchomienie transaktora do weryfikacji magistrali EP100 PowerPC według standardu Accellera SCEMI. Wymagana dobra znajomość HDL. Praca w kooperacji z firmą Aldec.

48. Transaktor magistrali MIL-STD-1553B.
Opracowanie i uruchomienie transaktora do weryfikacji magistrali MIL-STD-1553B dla awioniki według standardu Accellera SCEMI. Wymagana dobra znajomość HDL. Praca w kooperacji z firmą Aldec.

47. Transaktor magistrali CAN.
Opracowanie i uruchomienie transaktora do weryfikacji magistrali CAN (Controller Area Network) według standardu Accellera SCEMI. Wymagana dobra znajomość HDL. Praca w kooperacji z firmą Aldec.

2021

46. Implementacja sprzętowa oscylatora sterowanego cyfrowo, współpraca z Aldec
45. Sprzętowa implementacja filtru różniczkującego na potrzeby radia programowalnego, współpraca z Aldec 

2020

44. Opracowanie i uruchomienie gry typu "Tetris" w układzie FPGA, współpraca z BTC Korporacja
43. Opracowanie i uruchomienie gry typu "Pong " w układzie FPGA, współpraca z BTC Korporacja
42. Podsystem obsługi wirtualnego interfejsu JTAG w układzie FPGA, współpraca z BTC Korporacja
41. Podsystem obsługi wyświetlacza dotykowego LCD w układzie FPGA, współpraca z BTC Korporacja
40. Podsystem tekstowego monitora HDMI w układzie FPGA, współpraca z BTC Korporacja

2019

39. Sprzętowa implementacja modułu kompresji danych, współpraca z SemiHalf
38. Opracowanie i uruchomienie gry typu "Snake " w układzie FPGA, współpraca z BTC Korporacja
37. Podsystem obsługi kodeka audio na platformie Zynq (FPGA + ARM, ZYBO), projekt własny
36. Podsystem obsługi frame grabbera HDMI na platformie Zynq (FPGA + ARM, ZYBO), projekt własny
35. Podsystem obsługi GPIO i PS/2 na platformie Zynq (FPGA + ARM, ZYBO), projekt własny

2018

34. Sterownik napędu CD przez interfejs SATA, JK, współpraca z Ancient Audio
33. Opracowanie i uruchomienie gry typu "Space shooter" w układzie FPGA, JK, współpraca z BTC Korporacja
32. Syntezer dźwięku w układzie FPGA, JK, współpraca z BTC Korporacja
31. Moduł interfejsu odczytu mierników  z interfejsem wizyjnym i dostępem zdalnym, JK, projekt własny
30. Syntezowalny model kontrolera I2S, PJR, współpraca z DCD
29. Rejestrator danych cyfrowych na karcie microSD, PJR, współpraca z BTC Korporacja

2017

28. Interfejs Ethernet dla węzła magistrali KNX/EIB, JK, własny
27. Gra Arkanoid, PJR, projekt własny
26. Sterownik kostki LED, PJR, współpraca z BTC Korporacja
25. Generator sygnałowy DDS, PJR, współpraca z BTC Korporacja
24. Dydaktyczny model sterownika interfejsu HDMI w układzie FPGA, PJR, współpraca z BTC Korporacja
23. Dydaktyczny model aplikacji Arkanoid w układzie FPGA, PJR, współpraca z BTC Korporacja

2016

22. Kontroler magistrali MVB, JK,współpraca z Radionika
21. Środowisko weryfikacji kontrolera magistrali MVB, JK, współpraca z Radionika
20. Interfejs kamery dla sterownika manipulatora kartezjańskiego, JK, projekt własny
19. Bramka IP dla systemu KNX/EIB, JK, projekt własny

2015

18. Tester stabilności referencyjnego źródła częstotliwości kontrolera BTS, JK, współpraca z Nokia
17. Model symulacyjny transceivera MGT, PJR, współpraca z Nokia
16. Moduł nawigacyjny dla awioniki, PJR, współpraca z Avionix

2014

15. Tester interfejsów radiowych CPRI – część sprzętowa, PJR, współpraca z Nokia
14. Tester interfejsów radiowych CPRI – część programowa, PJR, współpraca z Nokia
13. Interfejs pamięci DDR w układzie FPGA, PJR, projekt własny

2013

12. Projekt i wykonanie monitora pakietów Ethernet z wykorzystaniem karty NetFPGA10G, JK, projekt własny
11. Implementacja sprzętowa obliczeń kinematyki robota hybrydowego w układzie FPGA, JK, projekt własny

2012

10. Sprzętowa implementacja wybranych modułów algorytmu MACSec na karcie NetFPGA, JK, współpraca z KT AGH
9. Weryfikacja wybranych modułów sprzętowej implementacji algorytmu MACSec, JK, współpraca z KT AGH
8. Ewaluacja stanowiska uruchomieniowego Altium NanoBoard 3000, PJR, projekt własny

2011

7. Sprzętowa implementacja miksera audio w układzie FPGA, JK, projekt własny
6. Akceleracja symulacji wybranego sprzętowego kontekstowego filtru obrazu na platformie HES, JK, projekt własny
5. Akceleracja symulacji wybranego sprzętowego filtru FIR na platformie HES, JK, projekt własny
4. Modelowa symulacja projektu w układzie FPGA z interfejsem VHPI, JK, projekt własny
3. Modelowa symulacja projektu przetwarzania obrazu w układzie FPGA z interfejsem Simulink, JK, projekt własny
2. Modelowa symulacja projektu filtracji dźwięku w układzie FPGA z interfejsem MATLAB, JK, projekt własny
1. Model behawioralny przetwornika analogowo – cyfrowego AD9239, PJR, projekt własny